fpga-in-the-loop

Обсуждение вопросов связанных с параллельными и распределенными вычислениями

Модератор: Admin

Mogwaika
Пользователь
Сообщения: 19
Зарегистрирован: Ср ноя 17, 2010 9:57 pm

fpga-in-the-loop

Сообщение Mogwaika » Ср май 20, 2015 7:23 pm

Начал снова разбираться с заброшенной некогда темой, на волне популяризации System Object-ов.
В примерах есть описание FIL модели декодера витерби, и работает он довольно шустро.
Я решил написать более простой пример и реализовал на плис функцию суммирования двух целых чисел, однако готовая модель работает оочень медленно, каждая итерация цикла занимает ~1 секунды (при соединении по гигабитной сети). Есть ли возможность устанавливать sample time для операции step для system object? Или нужно как-то оптимизировать hdl код для реализации fifo или ещё как-то?
Vhdl код декодера бегло проглядел (я как-то больше в верилоге разбираюсь), но похожего не нашёл, за исключением сигнала out enable, требования к которому в описаниях hdl verification toolbox я не нашёл.